AI 연산 능력이 비약적으로 발전함에 따라 전통적인 구리 상호연속(Copper Interconnect) 방식이 전력 및 신호 전송 한계에 도달했습니다.
이에 TSMC는 CPO 도입을 가속화하고 있으며, 업계에서는 CPO 대역폭이 2년마다 2배씩 증가할 경우 AI 시대의 'CPO 무어의 법칙'이 형성되어 미세공정 외에 새로운 성장 곡선을 열어갈 것으로 기대하고 있습니다.
1. CPO 대역폭 확대를 위한 3대 핵심 경로
업계 분석에 따르면 CPO 대역폭은 다음 세 가지 경로를 동시에 추진하여 기하급수적으로 성장할 전망입니다.
단일 채널 속도(Lane Speed) 향상: 200G에서 400G 이상으로 향상
광 채널 수 확대: 16개에서 32개, 64개 이상으로 확장
파장 분할 다중화(WDM) 도입: 단일 광섬유가 여러 파장을 동시에 수용하도록 지원
전망: 이러한 3대 경로가 동시에 추진될 경우, 2040년에는 이론상 현재(약 3.2T 급)의 약 128배 수준인 수백 T(Terabit) 급으로 발전할 잠재력이 있습니다. (단, 소자, 패키징, 시스템 기술 진전에 따라 좌우됨)
2. 물리적 한계 극복 및 패키징 구조 진화
I/O 병목 현상 해결: AI 칩의 로직 다이와 HBM(고대역폭 메모리)이 증가하는 상황에서 외부 전송 대역폭이 따라가지 못하면 연산 능력이 제한되므로, CPO는 선진 패키징의 핵심 퍼즐이 됩니다.
'구리 경로 단축, 광 경로 연장': 200G 이상의 고속 전기 신호가 ABF 기판, PCB 등을 거치며 신호 감쇠가 심해지기 때문에, 광전 전환 소자를 ASIC(주문형 반도체)에 최대한 가깝게 배치하여 전력, 지연, 신호 손실을 줄입니다.
패키징 아키텍처 업그레이드:
현재 기판 위 광 엔진 배치 단계 $\rightarrow$ CPO on Interposer 단계
장기적으로는 SoIC 기술을 활용해 PIC(광자 집적 회로)와 ASIC을 3D 수직 통합하여 광전 연결 거리를 수 밀리미터(mm)에서 수십 마이크로미터(μm)로 단축하고 대역폭 밀도를 높일 예정입니다.
3. 주요 과제 및 양산 관문
CPO가 본격적인 양산 단계로 진입하기 위해서는 패키징, 광 커플링(Optical Coupling), 테스트 분야의 과제를 해결해야 합니다. 특히 고가의 AI 패키징 단계에 진입하기 전 불량품을 철저히 선별하여 전체 수율을 보호하는 것이 중요합니다.
https://www.ctee.com.tw/news/20260914700053-430501